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精选
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An educational full-stack NPU accelerator demo featuring a 16×16 systolic array RTL design, AXI4 SoC integration, C/Python runtime, UART driver, and TVM BYOC compiler backend, verified on FPGA with LeNet-5 inference.
AI 仓库情报摘要
FR-AI / ANALYSIS为什么值得关注
该竞赛覆盖从EDA工具到硬件RTL再到编译器/软件栈的全栈芯片设计，评分细则明确，提供公开测试用例，并严格规定学术诚信，是培养芯片设计人才的综合性平台。
适合谁使用
- 电子/计算机专业本科生和研究生
- 对GPGPU设计感兴趣的芯片爱好者
- AI加速器研究人员和开发者
- 开源EDA和编译器工具链开发者
典型使用场景
- 芯片设计全流程教学竞赛
- 自定义ISA架构的验证与评估
- EDA仿真、验证、综合工具的性能测试
- 深度学习模型在自研GPGPU上的推理部署
项目优势
- 三个独立赛道覆盖EDA、RTL和软件全栈
- 评分归一化、公开测试用例保障客观性
- 允许LLM辅助开发但需声明，兼顾创新与诚信
- 严格的竞赛规则和防作弊措施确保公平
使用前须知
- 对软硬件背景要求高，参赛门槛较大
- 依赖特定工具版本（Verilator、Yosys等）和工艺库（Nangate45、ASAP7）
- 评测时无网络访问，所有依赖需提前打包
README 快速开始
Agentic4Systems暑期学校GPGPU智能体加速设计竞赛 2026
面向本科生与研究生的综合性芯片设计竞赛 基于自定义 AEC (Array Execution Core) ISA，完成 GPGPU RTL 设计、EDA 工具链与软件栈开发
2026 年度 · 三赛道独立评分
竞赛简介
本竞赛围绕一个完整的 GPGPU 芯片全栈设计，设置三个平行赛道，参赛队伍选择其一完成。三个赛道覆盖：
- 赛道 A：自研 EDA 工具（仿真、验证、综合）
- 赛道 B：AEC GPGPU RTL 设计（基于自研 128-bit 定长 ISA）
- 赛道 C：编译器、Runtime 与算子调度
每个赛道独立评分、独立评审。
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| AEC GPGPU 竞赛全栈结构 |
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| | 赛道 A：EDA 软件 | |
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| | A1 轻量 RTL 仿真器 --+ | |
| | A2 验证环境自动生成 --+ 为赛道 B | |
| | A3 轻量 RTL 逻辑综合工具 --+ 提供工具链 | |
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| v |
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| | 赛道 B：GPGPU RTL 设计 | |
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| | 基于 AEC 128-bit 定长 ISA | |
| | RTL + CModel + 构建脚本 + 报告 | |
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| | 为赛道 C 提供：精确 C 模型 (Golden Model) | |
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| v |
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| | 赛道 C：编译器 & Runtime & 算子调度 | |
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| | C1 AEC IR 编译器 (PTX 风格 -> AEC ISA) | |
| | C2 主机侧驱动 (libaec.so + 虚拟设备) | |
| | C3 算子调度 (ONNX -> AEC GPGPU 推理) | |
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竞赛规则与学术诚信
原创性要求
本竞赛要求所有参赛作品为**队伍
项目描述
Contests
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